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/* SPDX-License-Identifier: GPL-2.0 */
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*/
#ifndef _DT_BINDINGS_CLK_QCOM_GCC_SM8150_H
#define _DT_BINDINGS_CLK_QCOM_GCC_SM8150_H
/* GCC clocks */
#define GCC_AGGRE_NOC_PCIE_TBU_CLK 0
#define GCC_AGGRE_UFS_CARD_AXI_CLK 1
#define GCC_AGGRE_UFS_CARD_AXI_HW_CTL_CLK 2
#define GCC_AGGRE_UFS_PHY_AXI_CLK 3
#define GCC_AGGRE_UFS_PHY_AXI_HW_CTL_CLK 4
#define GCC_AGGRE_USB3_PRIM_AXI_CLK 5
#define GCC_AGGRE_USB3_SEC_AXI_CLK 6
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#define GCC_DISP_HF_AXI_CLK 21
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#define GCC_DISP_XO_CLK 23
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#define GCC_UFS_CARD_RX_SYMBOL_1_CLK 150
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#define GCC_UFS_PHY_UNIPRO_CORE_CLK_SRC 170
#define GCC_UFS_PHY_UNIPRO_CORE_HW_CTL_CLK 171
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#define GCC_USB3_SEC_PHY_AUX_CLK_SRC 189
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#define GCC_USB3_SEC_PHY_PIPE_CLK 191
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#define GCC_VIDEO_AXI0_CLK 193
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#define GCC_VIDEO_XO_CLK 196
#define GPLL0 197
#define GPLL0_OUT_EVEN 198
#define GPLL7 199
#define GPLL9 200
/* Reset clocks */
#define GCC_EMAC_BCR 0
#define GCC_GPU_BCR 1
#define GCC_MMSS_BCR 2
#define GCC_NPU_BCR 3
#define GCC_PCIE_0_BCR 4
#define GCC_PCIE_0_PHY_BCR 5
#define GCC_PCIE_1_BCR 6
#define GCC_PCIE_1_PHY_BCR 7
#define GCC_PCIE_PHY_BCR 8
#define GCC_PDM_BCR 9
#define GCC_PRNG_BCR 10
#define GCC_QSPI_BCR 11
#define GCC_QUPV3_WRAPPER_0_BCR 12
#define GCC_QUPV3_WRAPPER_1_BCR 13
#define GCC_QUPV3_WRAPPER_2_BCR 14
#define GCC_QUSB2PHY_PRIM_BCR 15
#define GCC_QUSB2PHY_SEC_BCR 16
#define GCC_USB3_PHY_PRIM_BCR 17
#define GCC_USB3_DP_PHY_PRIM_BCR 18
#define GCC_USB3_PHY_SEC_BCR 19
#define GCC_USB3PHY_PHY_SEC_BCR 20
#define GCC_SDCC2_BCR 21
#define GCC_SDCC4_BCR 22
#define GCC_TSIF_BCR 23
#define GCC_UFS_CARD_BCR 24
#define GCC_UFS_PHY_BCR 25
#define GCC_USB30_PRIM_BCR 26
#define GCC_USB30_SEC_BCR 27
#define GCC_USB_PHY_CFG_AHB2PHY_BCR 28
#define GCC_VIDEO_AXIC_CLK_BCR 29
#define GCC_VIDEO_AXI0_CLK_BCR 30
#define GCC_VIDEO_AXI1_CLK_BCR 31
/* GCC GDSCRs */
#define PCIE_0_GDSC 0
#define PCIE_1_GDSC 1
#define UFS_CARD_GDSC 2
#define UFS_PHY_GDSC 3
#define USB30_PRIM_GDSC 4
#define USB30_SEC_GDSC 5
#define EMAC_GDSC 6
#endif